`timescale 1ns / 1ps
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////                                                                     ////
//// Instituto Tecnologico de Costa Rica                                 ////
////                                                                     ////
//// Flip Flop D                                                         ////
////                                                                     ////
//// Este archivo es parte del proyecto: Control de luces de semaforo    ////
//// http://repositorio-charmander.googlecode.com/svn/trunk/             ////
////                                                                     ////
//// Descripcion                                                         ////
//// Implementacion de un control de luces de semaforo como un proyecto  ////
//// del curso de Taller de Diseño Logico.                               ////
////                                                                     ////
//// Funcionamiento:                                                     ////
//// - Modulo programado de un flip-flop D con reset, el cual recibe una ////
////   señal por sincronizar y mediante un if le asigna un valor a la    ////
////   misma y retorna una señal sincronizada con el reloj del semaforo  ////
////                                                                     ////
//// Autores:                                                            ////
//// - Gia Chen, kathya0812@gmail.com                                    ////
////   Edgar Rojas, edtec217@gmail.com                                   ////
////                                                                     ////
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module FlipFlop( _clk_i, por_sincronizar_i, sincronizado_o);
	 
	 //ENTRADAS
	 //Clock del semaforo
	 input _clk_i;
	 //Señal a sincronzar
	 input por_sincronizar_i;
	 
	 //SALIDAS
	 output reg sincronizado_o;
	 
   //FLIP-FLOP D
	//Para que el flip-flop comience a operar, el clock del semaforo debe estar en su flanco positivo
	//Seguidamente se transmite la señal normalmente
   always @(posedge _clk_i) 
	begin
		sincronizado_o <= por_sincronizar_i;
   end
	
endmodule
